دستور Assign یکی از مفاهیم پایهای در برنامهنویسی Verilog است و برای تعریف رفتار مدارهای ترکیبی استفاده میشود. این دستور باعث میشود خروجی مدار همیشه و بهصورت خودکار با تغییر ورودیها بهروزرسانی شود. یعنی هر تغییری که روی ورودیها ایجاد شود، بلافاصله در خروجی قابل مشاهده خواهد بود.
در نرمافزار Xilinx ISE، دستور Assign نقش مهمی در اتصال سیگنالها، ایجاد مسیرهای منطقی و تعریف روابط بین ورودی و خروجی دارد. با کمک این دستور میتوان رفتار بسیاری از مدارهای پایه مانند گیتها، مسیرهای داده و باسهای چندبیتی را توصیف کرد.
Assign معمولاً برای سیگنالهایی استفاده میشود که نیاز به نگهداری مقدار ندارند و تنها بازتابی از ورودی هستند. به همین دلیل در انواع مدارهای منطقی که از حافظه یا کلاک استفاده نمیکنند، به شکل گسترده از Assign استفاده میشود. مهمترین ویژگی این دستور، سادگی و شفافیت آن در بیان رفتار مدار است.
نکاتی که در استفاده از این دستور باید رعایت شود شامل انتخاب صحیح نوع سیگنالها، تعریف دقیق ارتباطات، رعایت سازگاری عرض سیگنالها و جلوگیری از انتساب چندگانه است. استفاده درست از Assign باعث میشود طراحی در Xilinx ISE بدون خطا سنتز شده و به شکل مطلوب روی FPGA اجرا شود.
کلیدواژه ها : نحوه-استفاده-از-assign-در-Verilog-تعریف-assign-Verilog-مدار-ترکیبی-انتساب-پیوسته-Xilinx-ISE-آموزش-Verilog-wire-signal-FPGA-design-Verilog-assign-example-Continuous-assignment-in-Verilog-Xilinx-ISE-Verilog-тutorial-
