پیاده سازی مدار شمارنده 8 بیتی نزولی با زبان VHDL
- ۲
- ۰۰:۰۰:۰۰
- ۳۲۱
پیاده سازی مدار MultiPlexer با زبان VHDL
- ۲
- ۰۰:۰۰:۰۰
- ۳۲۱
پیاده سازی مدار Full Adder با زبان VHDL
- ۲
- ۰۰:۰۰:۰۰
- ۳۲۱
طراحی مدار تشخیص لبه (Edge Detector) در FPGA
- ۲
- ۰۰:۰۰:۰۰
- ۳۲۱
طراحی شیفت رجیستر Serial In Parallel Out(SIPO) در FPGA
- ۲
- ۰۰:۰۰:۰۰
- ۳۲۱
طراحی D-Type Flip-Flop در FPGA
- ۲
- ۰۰:۰۰:۰۰
- ۳۲۱
طراحی فرستنده UART در FPGA
- ۲
- ۰۰:۰۰:۰۰
- ۳۲۱